アイシーソルーションズ, LLP

パワー半導体デバイスの解説では、pn接合のn^–ドリフト層側に広がる空乏層の電界分布の図を使って、最大電界と空乏層濃度と耐圧の関係を説明する。空乏層がn^–ドリフト層内に止まることを前提としたノンパンチスルー(NPT)型である。ところが実際のパワー半導体デバイスでは、空乏層が必ずしもn^–ドリフト層内にで止まらないパンチスルー(PT)型の設計が多用されている。本記事では、同じ耐圧を持つNPT型とPT型のドリフト層抵抗を比較して、パワーMOSFETのドリフト層設計の最適化を考える。